前言

電介質(zhì)在集成電路中主要提供器件、柵極和金屬互連間的絕緣， 選擇的材料主要是氧化硅和氮化硅等，沉積方法主要是化學(xué)氣相沉積（CVD）。隨著技術(shù)節(jié)點(diǎn)的不斷演進(jìn)，目前主流產(chǎn)品已經(jīng)進(jìn)入65/45nm的世代，32/28nm產(chǎn)品的技術(shù)也已經(jīng)出現(xiàn)，為了應(yīng)對(duì)先進(jìn)制程帶來的挑戰(zhàn)，電介質(zhì)薄膜必須不斷引入新的材料和新的工藝。

電介質(zhì)是能夠被電極化的絕緣體。 電介質(zhì)的帶電粒子是被原子、 分子的內(nèi)力或分子間的力緊密束縛著， 因此這些粒子的電荷為束縛電荷。 在外電場(chǎng)作用下， 這些電荷也只能在微觀范圍內(nèi)移動(dòng)， 產(chǎn)生極化。 在靜電場(chǎng)中， 電介質(zhì)內(nèi)部可以存在電場(chǎng)， 這是電介質(zhì)與導(dǎo)體的基本區(qū)別。

在電磁學(xué)里，當(dāng)給電介質(zhì)施加一個(gè)電場(chǎng)時(shí)，由于電介質(zhì)內(nèi)部正負(fù)電荷的相對(duì)位移，會(huì)產(chǎn)生電偶極子，這現(xiàn)象稱為電極化。施加的電場(chǎng)可能是外電場(chǎng)，也可能是嵌入電介質(zhì)內(nèi)部的自由電荷所產(chǎn)生的電場(chǎng)。因?yàn)殡姌O化而產(chǎn)生的電偶極子稱為“感應(yīng)電偶極子”，其電偶極矩稱為“感應(yīng)電偶極矩”。

在柵極電介質(zhì)的沉積方面，為了在降低電介質(zhì)EOT（等效氧化物厚度）的同時(shí)，解決柵極漏電的問題，必須提高材料的k值。在130/90/65nm乃至45nm的世代，對(duì)傳統(tǒng)熱氧化生成的氧化硅進(jìn)行氮化，生成氮氧化硅是提高k值的一種有效方法。而且氮氧化硅在提高材料k值和降低柵極漏電的同時(shí)，還可以阻擋來自多晶硅柵內(nèi)硼對(duì)器件的不利影響，工藝的整合也相對(duì)簡(jiǎn)單。到45/32nm以后，即使采用氮氧化硅也無法滿足器件對(duì)漏電的要求，高k介質(zhì)的引入已經(jīng)成為必然。Intel公司在45nm已經(jīng)采用了高k的柵極介質(zhì)（主要是氧化鉿基的材料，k值約為25），器件的漏電大幅降低一個(gè)數(shù)量級(jí)。

在后端的互連方面，主要的挑戰(zhàn)來自RC延遲。為了降低RC延遲，電介質(zhì)的k值必須隨著技術(shù)節(jié)點(diǎn)不斷降低。從180/130nm采用摻氟的氧化硅（FSG）到90/65/45nm采用致密摻碳的氧化硅（SiCOH），再到32nm以后的多孔的摻碳氧化硅（p-SiCOH），材料的k值從3.5到3.0～2.7，再到小于2.5。不僅金屬間電介質(zhì)，在銅化學(xué)機(jī)械拋光后的表面沉積的介質(zhì)阻擋層的k值也必須不斷降低。從130nm采用的氮化硅到90/65/45nm以后采用的摻氮的碳化硅（NDC），材料的k值從7.5到小于5.3。

新的材料可能要求采用新的沉積方法。例如高k的柵極介質(zhì)，目前主要采用原子層沉積(ALD)的方法，不僅可以更為精確地控制薄膜的厚度，而且沉積溫度低，填充能力好，薄膜內(nèi)的俘獲電荷少。又如后端的多孔摻碳氧化硅 的沉積 ，在常規(guī)的等離子體增強(qiáng)CVD(PECVD)沉積過程中，需要加入造孔劑，然后通過紫外固化的方法除去造孔劑，從而在薄膜內(nèi)留下納米尺寸的孔隙。

即使采用相同的材料，由于要求的提高也可能需要采用新的沉積方法。在淺槽隔離(STI)和層間電介質(zhì)(ILD)的沉積，雖然都是沉積氧化硅，但在45nm以后，對(duì)填充能力、等離子損傷的要求越來越高，高密度等離子體CVD(HDP-CVD)的方法已經(jīng)不能滿足要求，基于熱反應(yīng)的亞常壓CVD(SACVD)已逐漸取代HDP-CVD成為主流。

總而言之，隨著技術(shù)節(jié)點(diǎn)的推進(jìn)，對(duì)電介質(zhì)薄膜沉積的材料和工藝都提出了更高的要求，新的材料和工藝將不斷涌現(xiàn)。

4.2 氧化膜/氮化膜工藝

氧化硅薄膜和氮化硅薄膜是兩種在CMOS工藝中廣泛使用的介電層薄膜。

氧化硅薄膜可以通過熱氧化（thermal oxidation）、化學(xué)氣相沉積 （ chemical vapor deposition ） 和原子 層沉積法 （ Atomic Layer Deposition，ALD）的方法獲得。

如果按照壓力來區(qū)分的話，熱氧化一般為常壓氧化工藝，常見的機(jī)器有

多片垂直氧化爐管（oxide furnace， TEL或KE），快速熱氧化（Rapid Thermal Oxidation，RTO，應(yīng)用材料公司）等。

化學(xué)氣相沉積法一般有低壓化學(xué)氣相沉積氧化（Low Pressure Chemical Vapor Deposition，LPCVD，TEL或KE）工藝，半大氣壓氣相沉積氧化 （ Sub-atmospheric Pressure Chemical Vapor Deposition，SACVD，應(yīng)用材料公司）工藝，增強(qiáng)等離子體化學(xué)氣相層積（Plasma Enhanced Chemical Vapor Deposition，PECVD，應(yīng)用材 料公司）等，常見的機(jī)器有多片垂直氧化沉積爐管（TEL，KE），單片腔體式的沉積機(jī)器（應(yīng)用材料公司）和低壓快速熱退火氧化機(jī)器 （應(yīng)用材料公司）。原子層沉積法獲得的氧化膜也是一種低壓沉積， 在45nm以上的工藝中采用比較少，但在45nm以下工藝技術(shù)中開始大量采用，主要是為了滿足工藝的階梯覆蓋率的要求。

在熱氧化工藝中，主要使用的氧源是氣體氧氣、水等，而硅源則是單晶硅襯底或多晶硅、非晶硅等。氧氣會(huì)消耗硅（Si），多晶硅（Poly）產(chǎn)生氧化，通常二氧化硅的厚度會(huì)消耗0.54倍的硅，而消耗的多晶硅則相對(duì)少些。這個(gè)特性決定了熱氧化工藝只能應(yīng)用在側(cè)墻工藝形成之前的氧化硅薄膜中。同時(shí)熱氧化工藝的氧化速率受晶相（111 ＞100）、雜質(zhì)含量、水汽、氯含量等影響，它們都使得氧化速率變快。

具體的方法有：

Si（固態(tài)）+O2 （氣態(tài)）→ SiO2 （固態(tài)）（干氧法）

Si（固態(tài)）+ H2O （氣態(tài)）→ SiO2 （固態(tài)）+2H2 （濕氧法）

化學(xué)氣相沉積法使用的氧源有，，O2，O3，N2O 等 ， 硅源有TEOS （ tetraethyl or thosilicate ， Si(OC2H5)4，SiH4， BTBAS （ 二丁基胺矽烷， Bis（ tertiarybutylamino ） ） ， TDMAS（Tris（Dimethylamino）Silane）等 。

通過LPCVD多片 垂直爐管得到氧化硅薄膜的方法有：

TEOS（液態(tài)）→ SiO2 （固態(tài)）+副產(chǎn)物（氣態(tài)）（550～ 800℃）

SiH4 （氣態(tài)）+ N2O （氣態(tài)）→ SiO2 （固態(tài)）+副產(chǎn)物（氣態(tài)）（650～900℃）

BTBAS+ O2/O3 →SiO2 （固態(tài)）+副產(chǎn)物（氣態(tài)）（450～ 600℃）

通過單片單腔體的沉積機(jī)器獲得氧化硅薄膜的方法有

TEOS+O3 、 SiH4+O2 等，

一般的溫度范圍為400～550℃。 具體兩種氧化工藝和制造設(shè)備的比較如表4.1所示。

表4.1 熱氧化和化學(xué)氣相沉積的工藝和制造設(shè)備比較

表4.1 熱氧化和化學(xué)氣相沉積的工藝和制造設(shè)備比較（續(xù)表）

在ULSI的CMOS工藝中，根據(jù)氧化膜獲得的方法把它應(yīng)用在不同地方，如表4.2所示。

表4.2 氧化膜的主要應(yīng)用

氮化硅薄膜可以通過化學(xué)氣相沉積和原子層沉積法的方法獲得，化學(xué)氣相沉積法一般有

常見的機(jī)器有

但原子層沉積法獲得的氮化膜使用比較少。 化學(xué)氣相沉積法使用的氮源一般為

通過LPCVD多片垂直 爐管或單片機(jī)器得到氮化硅薄膜的方法有

兩種獲得氮化膜的方法的主要優(yōu)缺點(diǎn)如表4.3所示。

表4.3 化學(xué)氣相沉積法和原子層沉積法的主要優(yōu)缺點(diǎn)

在ULSI的CMOS工藝中，氮化膜的主要應(yīng)用如表4.4所示。

表4.4 氮化膜的主要應(yīng)用

氧化硅和氮化硅在90nm以下技術(shù)中的主要趨勢(shì)如表4.5所示。

表4.5 氧化硅和氮化硅在90nm以下技術(shù)中的主要趨勢(shì)

在65nm以下，側(cè)墻工藝中的氧化硅和氮化硅的熱預(yù)算非常重要， 可以通過降低爐管的層積溫度（＜600℃），也可以使用單片機(jī)的 SACVD OX，PECVD SiN。但過低的溫度會(huì)使階梯覆蓋率和微差異變差，同時(shí)產(chǎn)生酸槽刻蝕率偏快的問題，需要通過結(jié)深工藝和側(cè)墻工藝的整合來取舍。

4.3 柵極電介質(zhì)薄膜

4.3.1 柵極氧化介電層 – 氮氧化硅（SiOxNy" role="presentation" style="display: inline-block; font-style: normal; font-weight: normal; text-indent: 0px; text-align: left; text-transform: none; letter-spacing: normal; word-spacing: normal; overflow-wrap: normal; white-space: nowrap; float: none; direction: ltr; max-width: none; max-height: none; min-width: 0px; min-height: 0px; border: 0px; position: relative;">SiOxNy）

作為柵極氧化介電層從純二氧化硅到HfO，ZrO2 等系列高介電常數(shù)薄膜的過渡材料，氮氧化硅為CMOS技術(shù)從0.18μm演進(jìn)到45nm世代發(fā)揮了重要作用。時(shí)至今日，其技術(shù)不管是從設(shè)備、工藝、整合還是表征，都越來越成熟，越來越完善。之所以用氮氧化硅來作為柵極氧化介電層，一方面是因?yàn)楦趸璞?，氮氧化硅具有較高的介電常數(shù)，在相同的等效二氧化硅厚度下，其柵極漏電流會(huì)大大降低（見圖 4.1）；

另一方面，氮氧化硅中的氮對(duì)PMOS多晶硅中硼元素有較好 的阻擋作用，它可以防止離子注入和隨后的熱處理過程中，硼元素穿過柵極氧化層到溝道，引起溝道摻雜濃度的變化，從而影響閾值電壓的控制。作為柵極氧化介電層的氮氧化硅必須要有比較好的薄膜特性及工藝可控性，所以一般的工藝是先形成一層致密的、很薄的、高質(zhì) 量的二氧化硅層，然后通過對(duì)二氧化硅的氮化來實(shí)現(xiàn)的。也有少量文獻(xiàn)報(bào)道用含氮的氣體，如一氧化氮（NO）和氧氣共同反應(yīng)氧化單晶硅底材來形成氮氧化硅柵極氧化介電層。本節(jié)就對(duì)氮氧化硅柵極氧化介 電層的制造工藝，表征方法及未來發(fā)展方向和挑戰(zhàn)作一簡(jiǎn)單介紹。

圖4.1 SiO2 ，SiON，高k 介電材料漏電流和等效厚度的關(guān)系

1．氮氧化硅柵極氧化介電層的制造工藝

氮氧化硅柵極氧化介電層主要是通過對(duì)預(yù)先形成的 SiO2 薄膜進(jìn)行氮摻雜或氮化處理得到的，氮化的工藝主要有熱處理氮化（thermal nitridation）和化學(xué)或物理沉積（chemical or physical deposition）兩種。

早期的氮氧化硅柵極氧化層的制備是用爐管或單一晶片的熱處理 反應(yīng)室來形成氧化膜，然后再對(duì)形成的二氧化硅進(jìn)行原位或非原位的熱處理氮化，氮化的氣體為 N2O 、NO或NH3 中的一種或幾種 。這種氮化方法工藝簡(jiǎn)單，可缺點(diǎn)是摻雜的氮含量太少，對(duì)硼元素的阻擋作用有限；并且摻雜的氮位置靠近SiO2 和硅底材之間，界面態(tài)不如純 氧化硅，對(duì)載流子的遷移率、對(duì)器件的可靠性都有一定的影響。用熱處理氮化得到的氮氧化硅主要用于0.13μm及以上的CMOS器件中柵極氧化介電層的制備。 用化學(xué)或物理沉積（chemical or physical deposition）方式來形成 SiON的方法很多，比如低能量的離子注入、噴射式蒸汽沉積、原子層沉積、等離子體氮化等，隨著CMOS進(jìn)入90nm以下，柵極氧化介電層及多晶硅的厚度越來越薄，而源漏極及輕摻雜源漏極的摻雜濃度相對(duì)越來越高，這就要求作為柵極氧化層的氮氧化硅中，氮的含量越來越高，同時(shí)盡可能的靠近上表面。

在這種情況下，等離子體氮化工藝就應(yīng)運(yùn)而生。它主要是用氮?dú)饣虻獨(dú)夂投栊詺怏w(如氦氣或氬氣)的混合氣，在磁場(chǎng)和電場(chǎng)感應(yīng)下產(chǎn)生等離子體，而形成的氮離子和含氮的活性分子/原子則通過表面勢(shì)擴(kuò)散至預(yù)先形成的超薄氧化硅表面，取代部分?jǐn)嗔训墓柩蹑I中氧的位置，并在后續(xù)的熱退火步驟中將已經(jīng)形成較為穩(wěn)定的硅氮成鍵而固定來。

一個(gè)典型的等離子體氮氧化硅工藝示意圖如圖4.2所示，它具有工藝可控性和重現(xiàn)性好、形成的氮氧化硅氮含量高、均勻性好等優(yōu)點(diǎn)。等離子體氮化工藝的主要設(shè)備生產(chǎn)商有應(yīng)用材料公司（Applied Material）和東電電子（Tokyo Electron）。需要特別指出的是，氮氧化硅工藝復(fù)雜，材料受外部環(huán)境影響較大，不僅前后工藝流程間要控制時(shí)間（如與前面的預(yù)清洗工藝間，與后面的多晶硅沉積工藝間），本身工藝步驟間也要控制時(shí)間間隔和環(huán)境條件，所以通常的等離子體氮化工藝設(shè)備會(huì)把形成SiO2 的腔體。等離子體氮化的腔體及隨后的退火處理腔體都整合在一起（見圖 4.3）

圖4.2 等離子體氮化形成SiON工藝示意圖

圖4.3 應(yīng)用材料公司用于制造SiON的gate cluster機(jī)臺(tái)

2．氮氧化硅柵極氧化介電層的表征

跟超薄 SiO2 一樣，當(dāng)SiON氧化介電層越來越薄時(shí)，氮氧化硅膜厚、組成成分、界面態(tài)等對(duì)器件電學(xué)性能的影響越來越重要，同時(shí)這些薄膜特性的表征也越來越困難，往往需要幾種技術(shù)結(jié)合起來使用。

比如說傳統(tǒng)的偏振光橢圓率測(cè)量?jī)x除了要求量測(cè)的光斑大小越來越小，并具有減少外部環(huán)境玷污效應(yīng)（airborne material contamination effect）的功能外，同時(shí)還需具備短波長(zhǎng)的紫外光或遠(yuǎn)紫外光波段，以提高對(duì)氮氧化硅中化學(xué)組分的敏感度。

而對(duì)透射電鏡來說，高分辨率 （＜0.2nm）的透射電鏡對(duì)于觀察 SiO2/Si 或SiON/Si的界面形貌、界面缺陷是不可或缺的。而對(duì)于氮氧化硅介電層來說，光電子能譜 （XPS）是一種比較有效的測(cè)量膜厚和組成成分的工具，它跟TEM和 C-V量測(cè)都有比較好的線性關(guān)系（見圖4.4），XPS不但可用于SiO2 或SiON柵極氧化介電層的厚度量測(cè)，具有角度分辨率的XPS還可以用于SiON中氮的濃度隨深度的分布測(cè)試 。

另一種比較有效測(cè)量氮氧化硅中氮的濃度分布的工具為二次離子質(zhì)譜（SIMS），它可以區(qū)分不同工藝條件下制得的氮氧化硅介電層厚度、氮的濃度及分布的細(xì)微差別（見圖4.5）。對(duì)于SiON介電層來說，除了上述特性外，薄 膜界面態(tài)、缺陷及電荷情況對(duì)介電層的電學(xué)性能的影響也至關(guān)重要。

這些通?？捎梅墙佑|式的C-V測(cè)量?jī)x來實(shí)現(xiàn)的。非接觸式C-V測(cè)量設(shè)備不但可以測(cè)得超薄SiON介電層的界面電荷，缺陷密度，還可以表征介電層的漏電流特性。以上這些測(cè)量基本上是在光片上進(jìn)行的，對(duì)于一個(gè)柵極氧化介電層來說，最直接也是最重要的是當(dāng)它真正用于 CMOS器件時(shí)，器件的電學(xué)性能、可靠性等，這些則需要用常規(guī)的C-V、I-V、GOI、NBTI、HCI等測(cè)量來表征

圖4.4 用XPS測(cè)得的SiO2 厚度與TEM，C-V測(cè)得的厚度的對(duì)應(yīng)關(guān)系

圖4.5 用SIMS來分析不同工藝條件SiON介電層的氮濃度及深度分布

3．氮氧化硅柵極氧化介電層的未來發(fā)展方向和挑戰(zhàn)

跟二氧化硅比，氮摻雜的SiON柵極氧化層或氧化硅氮化硅疊加的柵極氧化層，其漏電流得到了大大的改善（可降低一個(gè)數(shù)量級(jí)以上），并且可以同時(shí)保持溝道里的載流子遷移率不變。

時(shí)至今日， SiON柵極介電層還是45nm以上CMOS技術(shù)主流的柵極材料。在可預(yù)見的將來，氮氧化硅柵極氧化介電層會(huì)在現(xiàn)有技術(shù)基礎(chǔ)上，不斷提高工藝制程的控制水平，比如用較溫和的等離子體來實(shí)現(xiàn)氮摻雜，以減少氮穿透SiO2 到達(dá)硅襯底并降低SiON/Si界面的損傷；又比如通過設(shè)備 硬件的改進(jìn)來提高摻氮濃度和介電層厚度的均一性。

跟高介電常數(shù)柵 極氧化層和金屬電極比，SiON制程具有工藝簡(jiǎn)單成熟，生產(chǎn)成本低， 重現(xiàn)性好等技術(shù)優(yōu)點(diǎn)。工程技術(shù)人員一方面在努力嘗試將它繼續(xù)延伸到下一代CMOS技術(shù)節(jié)點(diǎn)，如32nm和28nm，另一方面也在不斷地拓寬它的應(yīng)用，如作為32nm及以下技術(shù)節(jié)點(diǎn)高介電材料和硅底材的中間層。當(dāng)然，每種技術(shù)工藝都有它的局限性，當(dāng)純粹的SiON柵極 介電層物理厚度降低到小于12～14?時(shí)，從柵極到硅襯底的直接隧穿漏電流已經(jīng)大到直接影響器件的動(dòng)態(tài)、靜態(tài)功耗，并決定了器件的可靠性，高介電材料取代氮氧化硅成為新的柵極氧化介電層也已經(jīng)成為 歷史的必然。

4.3.2 高k柵極介質(zhì)

1．介紹

2007年1月27日，Intel公司宣布在45nm技術(shù)節(jié)點(diǎn)采用高k介質(zhì)和金屬柵極并進(jìn)入量產(chǎn)，這是自20世紀(jì)60年代末引入多晶硅柵極后晶體管技術(shù)的最大變化。很快地，IBM公司于2007年1月30日也宣布用于生產(chǎn)的高k介質(zhì)和金屬柵極技術(shù)。在32nm和28nm技術(shù)節(jié)點(diǎn)，已經(jīng)有越來越多的公司采用這一技術(shù)。

為什么要采用高k 柵極介質(zhì)呢？

器件尺寸按摩爾定律的要求不斷縮小，柵極介質(zhì)的厚度不斷減 薄，但柵極的漏電流也隨之增大。在5.0nm以下， SiO2 作為柵極介質(zhì)所產(chǎn)生的漏電流已無法接受，這是由電子的直接隧穿效應(yīng)造成的。對(duì)SiO2進(jìn)行氮化，生成SiON可以使這一問題得以改善，但是在90nm節(jié)點(diǎn)后，如圖4.6所示，由于柵極漏電流過大，即使采用SiON也難以繼續(xù)減薄了（11～12?）。

圖4.6 不同SiON厚度的柵極電壓和漏電流

在65nm節(jié)點(diǎn)，柵極介質(zhì)厚度的減薄實(shí)際已經(jīng)停止（見圖4.7），技術(shù)的重點(diǎn)在于通過應(yīng)變硅技術(shù)提高器件的性能。但是工業(yè)界早在20世 紀(jì)90年代末就已認(rèn)識(shí)到，要從根本上解決柵極的漏電問題，必須采用 一種高k介質(zhì)取代 SiO2/SiON ，這樣可以在降低等效二氧化硅絕緣厚度 （EOT）的同時(shí)，得到較大的柵極介質(zhì)的物理厚度，從而在源頭上堵 住柵極的漏電。介質(zhì)的EOT公式如下

圖4.7 Intel公司不同技術(shù)接點(diǎn)的EOT和柵極漏電流

在維持T high- k 不變的前提下，由于高k 介質(zhì)的介質(zhì)常數(shù)比SiO2/SiON 的大，EOT就越小，晶體管的尺寸就能按照摩爾定律的要求繼續(xù)得以 縮小。如圖4.7所示，Intel公司在45nm采用高k 介質(zhì)后，EOT降低的同 時(shí)，柵極的漏電也呈數(shù)量級(jí)的減小。

2．高k介質(zhì)的選擇

如何選擇高k介質(zhì)呢？首先高的k 值是一個(gè)主要的指標(biāo)。表4.6列出了候選的介質(zhì)和它們的k值。根據(jù)材料的化學(xué)成分、制備方法和晶體結(jié)構(gòu)等條件的不同，同一種材料可能具有不同的k值。

表4.6 介質(zhì)和它們的k值

除了高的k值，介質(zhì)同時(shí)還必須考慮材料的勢(shì)壘、能隙、界面態(tài)密度和缺陷、材料的化學(xué)和熱穩(wěn)定性、與標(biāo)準(zhǔn)CMOS工藝的兼容性等因素。

HfO2 族的高k 介質(zhì)是目前最有前途的選擇之一（其次是ZrO2 族的高k介質(zhì)）。 在高k介質(zhì)研究的前期，介質(zhì)與多晶硅柵極的兼容性一直是一個(gè)問題。如圖4.8所示，由于在HfO2 和多晶硅界面上形成Hf-Si鍵合，即界面存在缺陷態(tài)，使得無法通過多晶硅的摻雜調(diào)節(jié)器件的開啟電壓 （ Vt ），這被稱為“費(fèi)米能級(jí)的釘扎”。

圖4.8 費(fèi)米能級(jí)的釘扎

另外一個(gè)問題是器件的電遷移率的降低，這是由于高k介質(zhì)的表面聲子散射造成的（見圖4.9）。因?yàn)楦遦介質(zhì)的高的k值得益于其偶極性分子結(jié)構(gòu)，但這種分子結(jié)構(gòu)容易產(chǎn)生振動(dòng)。在和硅的界面上，偶極性分子的振動(dòng)被傳遞到硅原子，造成晶格振動(dòng)（聲子）并進(jìn)而影響電子的正常運(yùn)動(dòng)，導(dǎo)致遷移率的降低。

圖4.9 不同結(jié)構(gòu)下的電子遷移率

問題的解決方法之一是采用金屬代替多晶硅作為柵極，這樣既可 以避免HfO2 和多晶硅界面上缺陷態(tài)的產(chǎn)生，同時(shí)金屬柵極的高的電子 密度，可以把偶極性分子的振動(dòng)屏蔽掉，從而提高器件的通道內(nèi)的遷 移率（見圖4.9）。 如前所述，HfO2 族的高k介質(zhì)是目前最好的替代 SiO2/SiON 的選擇。根據(jù)工藝整合的不同，主要有先柵極和后柵極兩種路線，在后柵極中又有先高k和后高k兩種不同方法（在金屬柵極章節(jié)內(nèi)詳述），其主要區(qū)別在于高k介質(zhì)是否經(jīng)歷源/漏的高溫?zé)崽幚恚?050℃）。純的HfO2 具有較高的k值（25），但缺點(diǎn)是無法承受高溫。在溫度超過 500℃， HfO2 會(huì)發(fā)生晶化，產(chǎn)生晶界缺陷，同時(shí)晶化還會(huì)造成表面粗糙度的增加，這都會(huì)引起漏電流的增加，從而影響器件的性能。所以純的HfO2 只適合應(yīng)用于后柵極后高k的整合路線?？梢酝ㄟ^對(duì)HfO2 進(jìn)行摻雜來改善它的高溫性能，如摻Si或氮化，形成HfSiO/HfSiON。但 這樣都會(huì)降低介質(zhì)的k值（15），從而影響EOT的降低。

3．高k介質(zhì)的沉積方法

前柵極工藝路線主要采用MOCVD沉積HfSiO，然后通過熱或等離 子氮化生成HfSiON。沉積溫度較高（600～700℃），因?yàn)檩^高的沉積 溫度配合后續(xù)高溫的氮化和氮化后熱處理（1000℃），有助于去除薄膜中的C雜質(zhì)，已知C雜質(zhì)會(huì)在HfO2 中形成施主能級(jí)，增大薄膜的漏 電流（見圖4.10）。

圖4.10 雜質(zhì)C對(duì)HfO2 的不利影響

4．界面層

高k介質(zhì)的一個(gè)挑戰(zhàn)是維持器件的高驅(qū)動(dòng)電流，如前所述，在高k介質(zhì)上面采用金屬電極取代多晶硅，可以減少溝道內(nèi)電子遷移率損失，但還需要在高k介質(zhì)和Si基底之間加入 SiO2/SiON 作為界面緩沖層，進(jìn)一步改善電子遷移率。

界面層還有助于界面的穩(wěn)定性和器件的可靠性，因?yàn)樵谝郧岸鄠€(gè)技術(shù)節(jié)點(diǎn)， SiO2/SiON 與Si基底界面的優(yōu)化已經(jīng)研究得十分深入了。

當(dāng)然，界面層的存在也有不利的一面，它使得整體柵極介質(zhì)（由低k值的 SiO2/SiON 和高k值的HfO2 族介質(zhì)構(gòu)成） 的k值降低，從而影響EOT的降低，所以必須嚴(yán)格控制它的厚度。界面層的形成可以采用Si的高溫氧化（如ISSG工藝），或化學(xué)氧化來實(shí)現(xiàn)。

5．覆蓋層

高k介質(zhì)的另一個(gè)挑戰(zhàn)是Vt的調(diào)節(jié)。多晶硅柵極可以通過不同的摻雜實(shí)現(xiàn)（P型和N型），金屬柵極則需要找到適合PMOS和NMOS的具有不同功函數(shù)的金屬材料。不幸的是大多數(shù)柵極金屬材料在經(jīng)過源/漏高溫?zé)崽幚砗?，功函?shù)都會(huì)漂移到帶隙中間，從而失去Vt調(diào)節(jié)的功用（詳述見金屬柵極章節(jié)）。

所以對(duì)于先柵極工藝，通常采用功函數(shù)位于帶隙中間的金屬（如TiN），而通過在高k介質(zhì)上（或下）沉積不同的覆蓋層來調(diào)節(jié)Vt 。對(duì)NMOS，覆蓋層需要含有更加電正性的原子（La2O3 ），而對(duì)PMOS，覆蓋層需要含有更加電負(fù)性的原子（Al2O3 ）。在高溫?zé)崽幚砗?，覆蓋層會(huì)與高k介質(zhì)/界面層發(fā)生互混，在高k介質(zhì)/界面層的界面上形成偶極子，從而起到Vt調(diào)節(jié)的作用。圖 4.11表示不同覆蓋層對(duì)平帶電壓的影響，可以看到這種方法對(duì)NMOS的作用十分明顯（La2O3 ），而對(duì)PMOS，效果則不顯著（ Al2O3 ），而且由于Al2O3 的k值較低，PMOS的EOT也會(huì)受到影響。

圖4.11 覆蓋層對(duì)Vt的調(diào)節(jié)效果

采用覆蓋層對(duì)工藝的整合也是一個(gè)挑戰(zhàn)，需要在PMOS和NMOS 上分別沉積不同的厚度僅為1nm左右的覆蓋層，去除的同時(shí)又不能對(duì)高k介質(zhì)造成損傷，是十分困難的。 覆蓋層的沉積主要有ALD或物理氣相沉積（PVD）技術(shù)。PVD通常采用金屬沉積（La和Al）后加氧化來實(shí)現(xiàn)。

4.4 半導(dǎo)體絕緣介質(zhì)的填充

隨著半導(dǎo)體技術(shù)的飛速發(fā)展，半導(dǎo)體器件的特征尺寸顯著減小， 相應(yīng)地也對(duì)芯片制造工藝提出了更高的要求，其中一個(gè)具有挑戰(zhàn)性的 難題就是絕緣介質(zhì)在各個(gè)薄膜層之間均勻無孔的填充，以提供充分有 效的隔離保護(hù)，包括淺槽隔離（shallow-trench-isolation）、金屬前絕緣層（pre-metal-dielectric）、金屬層間絕緣層（inter-metal-dielectric） 等。 高密度等離子體化學(xué)氣相沉積（HDP-CVD）工藝自20世紀(jì)90年代中期開始被先進(jìn)的芯片工廠采用以來，以其卓越的填孔能力、穩(wěn)定的沉積質(zhì)量、可靠的電學(xué)特性等諸多優(yōu)點(diǎn)而迅速成為0.25μm以下先進(jìn)工藝的主流。

4.4.1 高密度等離子體化學(xué)氣相沉積工藝

在HDP-CVD工藝問世之前，大多數(shù)芯片廠普遍采用等離子體增強(qiáng)化學(xué)氣相沉積（PE-CVD）進(jìn)行絕緣介質(zhì)的填充。這種工藝對(duì)于大于 0.8μm的間隔具有良好的填孔效果，然而對(duì)于小于0.8μm的間隔，用 PE-CVD工藝一步填充這么高的深寬比（定義為間隙的深度和寬度的比值）的間隔時(shí)會(huì)在間隔中部產(chǎn)生夾斷（pinch-off）和空穴（見圖 4.12）。

圖4.12 PE-CVD填充產(chǎn)生pinch-off

其他一些傳統(tǒng)CVD工藝，如常壓CVD（APCVD）和亞常壓 CVD（SACVD）雖然可以提供對(duì)小至0.25μm的間隔的無孔填充，但這些缺乏等離子體輔助沉積產(chǎn)生的膜會(huì)有低密度和吸潮性等缺點(diǎn)，需要增加PE-CVD薄膜對(duì)其進(jìn)行保護(hù)，或者進(jìn)行后沉積處理（如退火回流等）。

這些工序的加入同樣提高了生產(chǎn)成本，增加了整個(gè)工藝流程的步驟和復(fù)雜性。 為了同時(shí)滿足高深寬比間隙的填充和控制生產(chǎn)成本，誕生了HDP-CVD工藝，它的特點(diǎn)在于，可以在同一個(gè)反應(yīng)腔中同步地進(jìn)行沉積和物理轟擊（見圖4.13），從而實(shí)現(xiàn)絕緣介質(zhì)在溝槽中的bottom-up生長(zhǎng)

圖4.13 HDP-CVD工藝沉積同時(shí)進(jìn)行原位物理轟擊

1．HDP-CVD作用機(jī)理

為了形成高密度等離子體，需要有激發(fā)混合氣體的射頻（RF） 源，并直接使高密度等離子體到達(dá)硅片表面。在HDP-CVD反應(yīng)腔中 （見圖4.14），主要是由電感耦合等離子體反應(yīng)器（ICP）來產(chǎn)生并維持高密度的等離子體。當(dāng)射頻電流通過線圈（coil）時(shí)會(huì)產(chǎn)生一個(gè)交流磁場(chǎng)，這個(gè)交流磁場(chǎng)經(jīng)由感應(yīng)耦合即產(chǎn)生隨時(shí)間變化的電場(chǎng)，如圖4.15所示。

電感耦合型電場(chǎng)能加速電子并能形成離子化碰撞。由于感應(yīng)電場(chǎng)的方向是回旋型的，因此電子也就往回旋方向加速，使得電子因回旋而能夠運(yùn)動(dòng)很長(zhǎng)的距離而不會(huì)碰到反應(yīng)腔內(nèi)壁或電極，這樣就能在低壓狀態(tài)（幾個(gè)mT）下制造出高密度的等離子體。

圖4.14 應(yīng)用材料HDP-CVD反應(yīng)腔

圖4.15 電感耦合等離子體反應(yīng)器（ICP）工作原理示意圖

為了實(shí)現(xiàn)HDP-CVD的bottom up生長(zhǎng)，首先要給反應(yīng)腔中的高能離子定方向，所以沉積過程中在硅片上施加RF偏壓，推動(dòng)高能離子脫離等離子體而直接接觸到硅片表面，同時(shí)偏壓也用來控制離子的轟擊能量，即通過控制物理轟擊控制CVD沉積中溝槽開口的大小。在HDP-CVD 反應(yīng)腔中 ， 等離子體離子密度可達(dá) 1011 ～1012 / cm3 （ 2 ～ 10mT）。由于如此高的等離子體密度加上硅片偏壓產(chǎn)生的方向，使 HDP-CVD可以填充深寬比為4:1甚至更高的間隙。

3．HDP-CVD工藝重要參數(shù)-沉積刻蝕比

如前所述，HDP-CVD工藝最主要的應(yīng)用也是其最顯著的優(yōu)勢(shì)就是間隙填充，如何選擇合適的工藝參數(shù)來實(shí)現(xiàn)可靠無孔的間隙填充就成為至關(guān)重要的因素。在半導(dǎo)體業(yè)界，普遍采用沉積刻蝕比（DS ratio）作為衡量HDP-CVD工藝填孔能力的指標(biāo)。沉積刻蝕比的定義是

實(shí)現(xiàn)對(duì)間隙的無孔填充的理想條件是在整個(gè)沉積過程中始終保持間隙的頂部開放，以使反應(yīng)物能進(jìn)入間隙從底部開始填充，也就是說，我們希望在間隙的拐角處沉積刻蝕比為1，即凈沉積速率為零。對(duì)于給定的間隙來說，由于HDP-CVD工藝通常以SiH4 作為絕緣介質(zhì)中Si 的來源，而SiH4 解離產(chǎn)生的等離子體對(duì)硅片表面具有很強(qiáng)的化學(xué)吸附性，導(dǎo)致總沉積速率在間隙的各個(gè)部位各向異性，在間隙拐角處的總沉積速率總是大于在間隙底部和頂部的總沉積速率；

另外，刻蝕速率隨著濺射離子對(duì)于間隙表面入射角的不同而改變，最大的刻蝕速率產(chǎn)生于45～70之間，正好也是處于間隙拐角處，因此需要優(yōu)化沉積刻蝕比來得到最好的填充效果。圖4.16即是HDP-CVD工藝在不同沉積刻蝕比下對(duì)間隙填充情況的示意圖。要得到優(yōu)化的沉積刻蝕比，最主要的影響因素包括反應(yīng)氣體流量、射頻（包括電感耦合和偏壓）的功率、 硅片溫度、反應(yīng)腔壓力等

圖4.16 不同沉積刻蝕比的填充

4．HDP-CVD中的再沉積問題

另外，在HDP-CVD中的物理轟擊遵循碰撞中的動(dòng)量守恒原理，因此被濺射出的物質(zhì)存在一定角度。隨著溝槽開口尺寸變小，當(dāng)轟擊離子質(zhì)量較大時(shí)，被轟擊掉的部分會(huì)有足夠的能量重新沉積到溝槽側(cè)壁另一側(cè)某一角度處，使得這些地方薄膜堆積，過多的堆積將會(huì)造成溝槽頂部在沒有完全填充前過快封口（見圖4.17）。

隨著器件尺寸減小，填充能力的挑戰(zhàn)越來越大。為了減少物理轟擊造成的再沉積， HDP中的轟擊氣體主要經(jīng)歷了Ar→O2 →He→H2 的變化，通過降低轟擊原子的質(zhì)量來改善再沉積引起的填充問題。但是僅僅通過轟擊物質(zhì)的改變，溝槽填充能力的改善是有限的。

圖4.17 HDP-CVD中的再沉積

所以在90nm以后，為改善物理轟擊所造成的問題，引入同位化學(xué)刻蝕對(duì)填充結(jié)構(gòu)輪廓進(jìn)行調(diào)整，即在溝槽頂部封口前將其重新打開而不造成再沉積，使得薄膜可以bottom-up填滿整個(gè)溝槽。其中NF3 的干法刻蝕被認(rèn)為是一種非常有效的方法。NF3 在等離子體中離解形成含 氟的活性基團(tuán)，它可以打斷已沉積薄膜中的Si-O鍵，形成揮發(fā)性的SiF4隨著多余的 O2 一起被抽走，從而打開溝槽頂部。但是這種單步沉積-刻蝕-沉積對(duì)填充能力的改善是有限的。

通過多步循環(huán)沉積-刻蝕-沉積來實(shí)現(xiàn)對(duì)所填充結(jié)構(gòu)輪廓的調(diào)整，來降低溝槽填充的難度。這樣可以在保持HDP本身填充能力的同時(shí)，通過 NF3 的刻蝕來重新調(diào)整溝槽的形狀，使得更多的材料可以填充進(jìn)去，保證溝槽不封口形成孔洞。

5．輪廓修正（多步沉積-刻蝕）的HDP-CVD工藝

圖4.18是一個(gè)典型的多步沉積-刻蝕HDP-CVD的工藝。與一般的 HDP相似，主要通過 SiH4 和O2 反應(yīng)來形成SiO2 薄膜。但是沉積過程的要求與傳統(tǒng)的HDP不同，傳統(tǒng)的HDP-CVD要求側(cè)壁沉積盡可能薄以提供足夠的開口使反應(yīng)粒子可以到達(dá)溝槽底部，最大限度實(shí)現(xiàn)從底部到頂部的填充。

但是多步DEP-ETCH的HDP-CVD主要是以SiO2 的刻蝕為主導(dǎo)的，因此輪廓結(jié)構(gòu)的控制更重要，最優(yōu)化的沉積應(yīng)該有足夠厚的側(cè)壁保護(hù)，對(duì)稱的沉積輪廓。應(yīng)用材料的研究表明（見圖4.19），較低的沉積溫度（230～600℃）能夠很大地改善側(cè)壁的保護(hù)但又不損傷填充能力，同時(shí)可以通過調(diào)節(jié)沉積溫度將薄膜的應(yīng)力從180MPa調(diào)到 100MPa。一旦沉積條件確定后，填充能力可以通過每個(gè)循環(huán)中沉積和 刻蝕的量來優(yōu)化。降低每個(gè)沉積過程的沉積厚度可以實(shí)現(xiàn)更多次的輪廓調(diào)整，但是這樣會(huì)增加沉積時(shí)間也引入更多的F，有可能會(huì)對(duì)器件可靠性造成影響。而沉積過程中的物理轟擊氣體分子量越大，可以在溝槽頂部形成Cusping來以保護(hù)溝槽頂部在刻蝕過程中不被損傷。目前主要采用He為主的He/H2 混合，主要想通過保證填充能力的同時(shí)為溝槽頂部提供足夠的保護(hù)。

圖4.18 多步沉積-刻蝕HDP-CVD的工藝

圖4.19 側(cè)壁厚度與沉積溫度關(guān)系

刻蝕過程是多步dep-etch的關(guān)鍵步驟，刻蝕過程通過與NF3 的反應(yīng)去除掉SiO2 ，由于 NF3 在溝槽不同部位的入射角不同，可以實(shí)現(xiàn)頂部刻蝕較多從而可以修整部分填充后的溝槽的形狀得到更容易填充的溝槽結(jié)構(gòu)?？涛g過程所采用的載氣為H2 ，載氣的分子量越小，可以盡量減少物理轟擊的效果。

另外刻蝕的對(duì)稱性對(duì)最后的完全填充非常重要，尤其在晶片邊緣，由于Fradical的方向性，這種不對(duì)稱性就更加嚴(yán) 重，可以通過調(diào)節(jié)壓力、NF3 氣體流量、襯底偏壓大小以及刻蝕化學(xué)物質(zhì)來對(duì)對(duì)稱性進(jìn)行優(yōu)化?？涛g的量必須進(jìn)行非常好的控制。對(duì)于特定的溝槽結(jié)構(gòu)，要進(jìn)行沉積和刻蝕量的優(yōu)化，盡可能達(dá)到填充、沉積速率以及刻蝕Window的平衡。

另外為了盡可能降低薄膜中由于NF3 刻蝕而引入的F?？涛g結(jié)束后，引入Ar/O2/He/H2 等離子體處理可以去除薄膜中所殘留的F，通過調(diào)整等離子體處理的時(shí)間和功率大小可以優(yōu)化等離子體處理工藝，將薄膜中的F含量降低到0.07at.%。

多步沉積-刻蝕填滿溝槽后，進(jìn)一步沉積一層高溫的SiO2 薄膜，作用有二，進(jìn)一步去除薄膜中殘留的F以及提高薄膜的質(zhì)量。

4.4.2 O3-TEOS的亞常壓化學(xué)氣相沉積工藝

1．為什么SACVD被再次使用

對(duì)于技術(shù)節(jié)點(diǎn)為亞65nm、器件深寬比大于8的結(jié)構(gòu)來說，人們發(fā)現(xiàn)用這種多步的沉積-刻蝕雖然能夠改善HDP的填充能力，但是會(huì)使工藝變得非常復(fù)雜，沉積速度變慢，而且隨著循環(huán)次數(shù)的增加，刻蝕對(duì)襯底的損傷會(huì)變得更加嚴(yán)重。因此 O3?TEOS 基的亞常壓化學(xué)汽相沉積 （SACVD）工藝再次提出被用于溝槽填充，由于它可以實(shí)現(xiàn)保形生 長(zhǎng)，所以具有很強(qiáng)的填充能力（深寬比＞10）。但是由于SACVD是一 種熱反應(yīng)過程，所以傳統(tǒng)的SACVD生長(zhǎng)速度都比較慢，美國(guó)應(yīng)用材料公司AMAT的HARP（High Aspect Ratio Process）采用TEOS ramp-up技術(shù)，可以在保證填充能力的條件下，獲得較快的生長(zhǎng)速度，這使得 SACVD代替HDP成為可能。而且隨著器件尺寸的減小，器件對(duì)等離子造成的損傷越來越敏感，SACVD由于是一種純熱過程，所以在45nm以后它比HDP有更多的優(yōu)勢(shì)。

目前主要用于STI與PMD絕緣介質(zhì)的填充。STI過程因?yàn)闆]有溫度限制，所以可以通過高溫540℃獲得高質(zhì)量高填充能力的薄膜，而 PMD由于有使用溫度限制，一般采用400℃沉積溫度。

由于SACVD是一種熱反應(yīng)過程，一般來講，低的沉積速度和高的 O3?TEOS 比值將獲得較高的填充能力。AMAT的HARP采用三步沉積法，通過調(diào)節(jié) O3/TEOS 比例獲得較好的填充效果同時(shí)提高沉積速率 （見圖4.20）：

步：是TEOS ramp up的過程，在沉積的起始階段， 保持非常高的 O3/TEOS 比例，以較慢的速度得到非常薄的成核層；

第二步：在較低的速度下保證填滿整個(gè)STI溝槽間隙。因此，把步與第 二步中的 O3/TEOS 比值設(shè)計(jì)得很高。

第三步：繼續(xù)提高反應(yīng)中TEOS的流量，從而得到更高的沉積速率

圖4.20 HARP沉積中TEOS，spacing隨時(shí)間的變化

2．SACVD填充對(duì)溝槽輪廓的要求

然而，HARP工藝的填充能力不僅受沉積中 O3/TEOS 比值的影響，更受到溝槽輪廓的強(qiáng)烈影響。以STI為例，SACVD沉積的保形性很高，所以HARP工藝主要采用坡度≤86°的V形溝槽形貌，保證STI溝槽的上端處于開口狀態(tài)，以完成自底向上的填充（見圖4.21）。

V形 STI可以很容易獲得良好的HARP填充效果。而U形的或凹角溝槽形貌會(huì)導(dǎo)致在STI被HARP薄膜填滿之前，STI溝槽的上端邊角早就被堵塞了，結(jié)果就會(huì)在溝槽內(nèi)部形成鎖眼或裂縫。在處理U形或凹角STI形貌時(shí)，不存在一種能夠克服填充問題的簡(jiǎn)便方法。很難通過HARP工藝 的一些改進(jìn)來減輕U形或凹角溝槽形貌中的鎖眼（keyhole）。

圖4.21 用于HARP填充的理想溝槽形貌

3．SACVD沉積后的高溫退火

由于SACVD形成的SiO2 薄膜質(zhì)量較差，所以在用于淺溝槽隔離時(shí)，在薄膜沉積完成后需要進(jìn)行高溫的退火以提高薄膜的密度和吸潮性。目前退火主要包括：水蒸氣退火+N2 干法退火或N2 干法退火。在高溫退火的過程中，由于薄膜中存在氧（薄膜中殘存的或吸潮形成的O-H鍵），溝槽間的有源區(qū)會(huì)被進(jìn)一步氧化而使得有源區(qū)面積損失；而水蒸氣退火更會(huì)使得活性Si面積損耗得更加嚴(yán)重?？梢酝ㄟ^降低蒸氣退火的溫度或/和減少退火時(shí)間來減輕這個(gè)問題（見圖4.22）。

通過在STI溝槽側(cè)壁上插入SiN襯墊也可以預(yù)防損失，同時(shí)退火條件對(duì) HARP填充能力也有一些影響。由于在干法退火后HARP薄膜大量收縮，所以有時(shí)在溝槽內(nèi)部可以發(fā)現(xiàn)裂縫。與此相反，蒸氣退火可使 HARP收縮減少，從而獲得更好的填充效果。

圖4.22 高溫退火造成的活性硅的損耗

4．SACVD的應(yīng)力

與具有壓縮薄膜應(yīng)力的HDP不同，空白片沉積的HARP薄膜具有拉伸應(yīng)力，經(jīng)過高溫退火后，應(yīng)力由拉伸轉(zhuǎn)為壓縮（見圖4.23）。但是對(duì)于圖形化的硅片，AMAT通過測(cè)定圖形化后硅片的彎曲程度，分別得到薄膜沉積后，退火后以及化學(xué)機(jī)械拋光后的硅片所受應(yīng)力狀態(tài)，如圖4.24所示。沉積后與退火后結(jié)果與空白片結(jié)果類似，但是機(jī)械拋光后HDP會(huì)產(chǎn)生一個(gè)非常高的壓應(yīng)力，但是HARP會(huì)對(duì)有源區(qū)產(chǎn)生拉應(yīng)力，而且退火溫度也會(huì)對(duì)拉應(yīng)力大小產(chǎn)生影響。

圖4.23 540℃ HARP空白片的薄膜應(yīng)力-溫度曲線

圖4.24 圖形化硅片在不同條件下的應(yīng)力

由HARP STI引起的拉伸應(yīng)變可能是由兩方面的原因造成的。對(duì)該應(yīng)力的回滯研究（見圖4.23）表明當(dāng)退火溫度上升時(shí)，HARP薄膜應(yīng)力將變得更加抗延伸，這將給活性Si帶來拉伸應(yīng)變。即使冷卻后HARP薄 膜壓縮在一起時(shí)，這種張力應(yīng)變?nèi)匀槐挥洃洸⒈Ａ粼赟i中。其次， HARP薄膜將在退火后收縮，但HDP薄膜不會(huì)。退火后HARP薄膜被限 制在溝槽中進(jìn)行收縮，為Si提供了另一種強(qiáng)大的拉伸應(yīng)變，這也進(jìn)一步增強(qiáng)了NFET和PFET的載流子移動(dòng)性，尤其是窄寬度晶體管器件。這也是采用HARP代替HDP的另一優(yōu)勢(shì)。

5．SACVD薄膜生長(zhǎng)的選擇性

像所有其他SACVD O3?TEOS 工藝一樣 ，HARP沉積工藝也對(duì)襯底材料表現(xiàn)出了很高的敏感性。如表4.7所示，HARP在 SiO2 上比 在SiN上的沉積速率慢。這種敏感性與溫度、 O3/TEOS 比例以及壓力有非常強(qiáng)的關(guān)系，所以當(dāng)評(píng)價(jià)HARP在CMP的溝槽中的loading時(shí)， HARP的表面敏感性也需要被考慮在內(nèi)。

表4.7 HARP對(duì)不同襯底的表面敏感性

Qimonda等公司報(bào)道了利用SATEOS對(duì)襯底的敏感性，實(shí)現(xiàn)了薄膜在溝槽中選擇性生長(zhǎng)，從而得到從下到上的填充效果。但是具體通過什么處理以及采用什么樣的條件，并沒有詳細(xì)的報(bào)道。

隨著器件尺寸的繼續(xù)減小，seam對(duì)填充的影響會(huì)越來越大，應(yīng)用材料公司在HARP系統(tǒng)中引入 H2O 將是32nm或22nm的發(fā)展方向，另外通過刻蝕對(duì)HARP沉積中的輪廓進(jìn)行修正也變得越來越重要。

4.5 超低介電常數(shù)薄膜

4.5.1 前言

在超大規(guī)模集成電路工藝中，有著極好熱穩(wěn)定性、抗?jié)裥缘亩趸枰恢笔墙饘倩ミB線路間使用的主要絕緣材料，金屬鋁則是芯片中電路互連導(dǎo)線的主要材料。每一個(gè)芯片可以容納不同的邏輯電路層數(shù)，叫做互連層數(shù)。層數(shù)越多，芯片占據(jù)的面積就越小，成本越低， 但同時(shí)也要面對(duì)更多的技術(shù)問題。例如，不同的電路層需要用導(dǎo)線連接起來，為了降低導(dǎo)線的電阻（R 值）。隨著半導(dǎo)體技術(shù)的進(jìn)步，晶體管尺寸不斷縮小，電路也愈來愈密集，也就是相對(duì)于元件的微型化及集成度地增加，電路中導(dǎo)體連線數(shù)目不斷地增多，導(dǎo)致工作時(shí)脈跟著變快，由金屬連接線造成的電阻電容延遲現(xiàn)象（RC delay），影響到元件的操作速度。在130nm及更先進(jìn)的技術(shù)中成為電路中信號(hào)傳輸 速度受限的主要因素。

電路信號(hào)傳輸速度取決于寄生電阻（parasitic resistance，R ）與及寄生電容（parasitic capacitance，C ）二者乘積，當(dāng)中寄生電阻問題來自于線路的電阻性，因此必須借助低電阻、高傳導(dǎo)線路材質(zhì)，而IBM提出銅線路制程，就是利用銅取代過去鋁制線路，銅比鋁有更高的傳 （4-2） 導(dǎo)性、更低的電阻，可以解決寄生電阻問題。

因此，在降低導(dǎo)線電阻方面，由于金屬銅具有高熔點(diǎn)、低電阻系數(shù)及高抗電子遷移的能力， 已被廣泛地應(yīng)用于連線架構(gòu)中來取代金屬鋁作為導(dǎo)體連線的材料。另 一方面，在降低寄生電容方面，由于工藝上和導(dǎo)線電阻的限制，使得我們無法考慮借助幾何上的改變來降低寄生電容值。因此，具有低介 電常數(shù)（低k ）的材料便被不斷地發(fā)展。

由于寄生電容C正比于電路層隔絕介質(zhì)的介電常數(shù)k ，若使用低k 值材料（k ＜3）作為不同電路層的隔絕介質(zhì)，問題便迎刃而解了。隨著互連中導(dǎo)線的電阻（R ）和電容（C ）所產(chǎn)生的寄生效應(yīng)越來越明顯，低介電常數(shù)材料替代傳統(tǒng)絕緣材料二氧化硅也就成為集成電路工藝發(fā)展的又一必然選擇。

4.5.2 RC delay對(duì)器件運(yùn)算速度的影響

（4-2）

式中，R 是連接導(dǎo)線的電阻，其中一些常見金屬導(dǎo)體的電阻（單位 μΩ·cm）如下：

C 與絕緣體（insulator）的介電常數(shù)相關(guān)，列舉一些常見絕緣材料的介電常數(shù)：

互連中導(dǎo)線的電阻（R ）可以用下面的公式計(jì)算

（4-3）

式中，

ρ 是導(dǎo)線的電阻率；

L 是導(dǎo)線的長(zhǎng)度；

P 是導(dǎo)線的寬度；

T 是導(dǎo)線厚度。

從式（4-3）中可以看出，導(dǎo)線的寬度P與電阻成反比。隨著晶體管尺寸不斷縮小，電路也愈來愈密集，相應(yīng)地會(huì)減小導(dǎo)線的寬度P ， 在一定程度上會(huì)增加R 值。

互連中導(dǎo)線的電容（C ）是在金屬之間的寄生電容（見圖 4.25），可以用下面的公式計(jì)算

（4-4）

圖4.25 金屬之間的寄生電容

式中，k 是材料的介電常數(shù)，ε0 是真空介電常數(shù)。 合并式（4-3）和式（4-4）可得

（4-5）

從式（4-5）可知，RC ∝k ，圖4.26表示RC delay隨著器件尺寸的減小 而增加（在沒有使用新材料的條件下）。

圖4.26 RC delay是隨著器件尺寸的減小而增加（沒有使用新材料的條件下）的

材料的介電常數(shù)k 與真空介電常數(shù)之間的關(guān)系為

（4-6）

式中，

k 是材料的介電常數(shù)；

ε0 是真空介電常數(shù)；

N 是每立方米中的 分子數(shù)；

αe 是電子云的極化率；

αd 是原子核的變形率；

μ 是永久電偶極矩；

4.5.3 k 為2.7～3.0的低介電常數(shù)材料

目前，業(yè)界普遍選擇的低介電常數(shù)是black diamond（SiCON）薄 膜材料，它的k 值可以控制在2.7～3.0，且能夠滿足130nm、90nm、 65nm和45nm技術(shù)要求。 八甲基環(huán)化四硅氧烷（OMCTS）是沉積SiCON薄膜的前驅(qū)物，八甲基環(huán)化四硅氧烷在常溫條件下是液體，沸點(diǎn)是175～176℃，分子量 是296.62。通過載氣He把OMCTS輸入到反應(yīng)腔中，其具體反應(yīng)如下

八甲基環(huán)化四硅氧烷的分子式

另外，表4.8指示在沉積k 值為3.0和2.7低介電常數(shù)材料（見圖 4.27）的一些關(guān)鍵參數(shù)的差異，表4.9指示k 值為3.0和2.7低介電常數(shù)材 料的性質(zhì)差異

表4.8 BD3.0 and BD2.7 film deposition

圖4.27 介電常數(shù)為2.7的薄膜的TEM照片

表4.9 Film peculiarity of BD3.0 and BD2.7

4.5.4 k 為2.5的超低介電常數(shù)材料

低介電常數(shù)層間絕緣膜（低k材料）的用途為減小布線間的電 容。布線間的電容與絕緣膜的相對(duì)介電常數(shù)和布線的橫截面積成正 比，與布線間隔成反比。伴隨加工技術(shù)的微細(xì)化，布線橫截面積和布 線間隔越來越小，結(jié)果導(dǎo)致布線間電容的增加。因此，為了在推進(jìn)加 工技術(shù)微細(xì)化的同時(shí)又不至于影響到信號(hào)傳輸速度，必須導(dǎo)入低k 材 料以減小線間電容，從而可以很好地減少電信號(hào)傳播時(shí)由于電路本身 的阻抗和容抗延遲所帶來的信號(hào)衰減。

為了獲得介電常數(shù)小于或等于2.5的低k 材料，研究出一種通過在 有機(jī)硅化合物玻璃中對(duì)低k 材料進(jìn)行紫外光熱（ultraviolet radiation） 處理，圖4.28表示超低介電常數(shù)（＜2.5）的多孔薄膜的沉積工藝。圖 4.29是沉積超低介電常數(shù)（＜2.5）的多孔薄膜的設(shè)備，圖4.30是超低 介電常數(shù)（＜2.5）的多孔薄膜的照片。表4.10表示超低介電常數(shù)（＜ 2.5）的多孔薄膜的特性。

圖4.28 超低介電常數(shù)（＜2.5）的多孔薄膜的沉積工藝

圖4.29 沉積超低介電常數(shù)（＜2.5）的多孔薄膜的設(shè)備

圖4.30 沉積超低介電常數(shù)（＜2.5）的多孔薄膜的TEM照片

表4.10 超低介電常數(shù)的多孔薄膜的特性

4.5.5 刻蝕停止層與銅阻擋層介電常數(shù)材料

在65nm、90nm和130nm技術(shù)所用的copper barrier and etching stop layer介電常數(shù)材料的k 值是5.1左右。

對(duì)于45nm和32nm技術(shù)，為了減少介電常數(shù)材料的k 值對(duì)RC delay 的影響，采用bilayer etching stop layer and copper barrier介電常數(shù)材 料。層仍然采用k 值是5.1薄膜材料，具有好的copper barrier效 果，第二層采用k 值是3.8薄膜材料，在一定程度上可以減少器件RC delay。圖4.31表示bilayer etching stop layer and copper barrier介電常數(shù) 材料的TEM照片，層的厚度大約為50?，第二層的厚度大約為 250?。

圖4.31 刻蝕停止層與銅阻擋層介電常數(shù)材料的TEM照片